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Pratibha md
Beitritt: der 01. März 2007
Beiträge: 221
Half: 148
|  17. März 2009 12:50 Sync oder async Design? | | |
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| Synchron oder asynchron Design bevorzugt?
Plz begründen. Async-Design wird in der Regel durch einen Latch in infered FPGA-Design, während sync design by ein Flop.
Also, das die bessere Vorstellung von der Gestaltung ist das? |
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khamitkar.ravikant
Beitritt: 15. Juli 2008
Beiträge: 228
Half: 114
Ort: Indien
| 17. März 2009 13:37 Sync oder async Design? | | |
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| ist immer besser zu synchronisieren sind. Design als Flip-Flop-Ausgang zu gegebener Zeit sind vorhersehbar und die Ereignisse ocCure Uhr bei Veranstaltungen, so ist es immer besser für die Synchronisierung verwenden. Design.
if u go für async. Design dann die Leistung der FPGA erhalten hamperd und u won't get besten Ergebnisse.
wenn u die gleiche auch Xilinx überprüfen wollen gleiche Warnung gibt, wenn u eine Sprache verwenden, Vorlagen.
u can go to Xilinx ISE Bearbeiten -> Template-Sprache -> VHDL -> Synthese zu konstruieren -> Codierung Beispiel -> und dann u einem der Beispiele, die Synchronisation ist überprüfen können. oder async.
Xilinx geben Warnung über async. Designs.
Prüfen Sie, ob. |
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| 17. März 2009 13:37 Anzeigen | | |
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Pratibha md
Beitritt: der 01. März 2007
Beiträge: 221
Half: 148
| 18. März 2009 5:25 Re: sync oder async Design? | | |
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| Zunächst möchte ich Ihnen für die Antwort danken.
Ich versuchte, einen asynchronen D-Flip-Flop in ISE. Aber ich habe nicht alle Warnungen. Ich benutze ISE 9,1
Können Sie plz vorschlagen, wie kann ich lernen, Timing-Analyse in Front-End-Design? Ich meine, jeder Testversion-Tools? |
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radix
Beitritt: 23. Juli 2002
Beiträge: 157
Geholfen: 5
| 18. März 2009 20:11 Re: sync oder async Design? | | |
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| Pratibha md,
Was ist ein async Flip-Flop in VHDL / Verilog?
Ein Flip-Flop ist, was macht eigentlich ein Design synchronen da es sich um einen getakteten Element. Andere digitale Schaltungen wie UND, ODER, XOR und muxes sind async Geräte, sondern Flops und Zähler Wandels auf die Uhr Kanten und erfassen den Zustand der anderen asynchronen Geräte.
Sie können abholen wollen ein Buch über digitales Design zu erhalten, vertraut mit einigen der Konzepte. Wahrlich async Design soll ein noch niedrigerer Leistungsaufnahme Alternative zu synchronisieren Design, da Sie keine freilaufenden Uhren.
Die meisten Designs in FPGAs / ASICs sind Sync-Designs. Oder zumindest versuchen sie zu sein! 
Radix |
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