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qslazio
Beitritt: 23. Mai 2004
Beiträge: 194
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|  15. März 2007 15:26 wie MOS quantifizieren Schalter S / H lineare Regelung für ADC-Fehler? | | |
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| Angenommen, die CMOS-Schalter-Widerstand-Kondensator und Probenahmen konstant und treibende Spannung Quelle ist ideal. Und das S / H ist für ADC bestimmt.
Dann der einzige Fehler Quelle für CMOS-Schalter Sample-Hold-Schaltung ist linear Beilegung (let's just about Ladungsinjektion oder Durchführungen vergessen).
Solange diese Bedingungen erfüllt sind, lineare Regelung nur Skalen der Eingabe ein wenig durch (1-exp (-ts/tau)) "tau = 1 / (Ron × Csamp)". Und es wird nicht Verzerrungen einzuführen oder zu erhöhen Geräuschpegel. Es ist nur Skalen die Verstärkung des Signals ein wenig.
Meine Frage ist, wie ist diese lineare Regelung Fehler im Zusammenhang mit S / H oder ADC's ENOB oder Auflösung. Wie wir wissen ADC's ENOB mit SNR, die von FFT-Analyse bestimmt werden kann, in Zusammenhang stehen.
Aber wenn wir nicht in die Stichprobe Spannung FFT's mit linearer Regelung Fehler. Es scheint, dass es nicht das Ergebnis von SNR verändern wird sehr viel, weil keine zusätzlichen Rauschen / Verzerrung hinzugefügt wird und es nur skaliert den Eingang ein wenig.
Ich frage das, weil ich jetzt bin eine Optimierung der Probenahme CMOS-Schalter für Sigma-Delta-ADC mit FFT-Analyse. Weil ich Ladungsinjektion indeced Verzerrungen zu reduzieren. Ich habe zu wechseln Größe zu reduzieren. Ich möchte wissen, wie klein kann ich mich für die Sicherheit.
Anyone please help me!
Vielen Dank. |
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gingerjiang
Beitritt: der 01. März 2006
Beiträge: 212
Geholfen: 11
| 16. März 2007 2:23 Re: wie MOS quantifizieren Schalter S / H linear Fehler bei der Abrechnung | | |
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| für die Durchführung der ADC nicht abgebaut werden, das S / H-Schaltung müssen auf die gesamte Lösung von ADC beigelegt werden, so dass die Abrechnung Fehler exp (-ts/tau) sollte weniger als LSB / 2 vom ADC
die Ladungsinjektion Effekt zu reduzieren, lediglich um den Schalter Größe ist nicht genug. für diesen Effekt zu reduzieren, verwenden Sie volle Differenz Architektur und unteren Ebene Sampling-Technik.
stellen Sie den Schalter Größe der Stichprobenfehler der Probenahme Phase innerhalb des gesamten Auflösung zu gewährleisten.
Viel Glück |
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qslazio
Beitritt: 23. Mai 2004
Beiträge: 194
Geholfen: 9
| 16. März 2007 2:48 Re: wie MOS quantifizieren Schalter S / H linear Fehler bei der Abrechnung | | |
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| Dank für die Antwort.
intuitiv Ich stimme Ihnen zu, dass die S H / in der Entschließung des ADC's regeln sollten.
Aber ich bin davon nur lineare Regelung Fehler nur skaliert die Eingabe ohne Rauschen, habe ich recht? Wenn dies richtig ist, wird nur von SNR 20 * log Tropfen (0,99) ≈ 0.0873dB (davon 1% linear Beilegung Fehler), dürfte dieser Fehler zu vernachlässigen sein. |
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gingerjiang
Beitritt: der 01. März 2006
Beiträge: 212
Geholfen: 11
| 16. März 2007 4:14 Re: wie MOS quantifizieren Schalter S / H linear Fehler bei der Abrechnung | | |
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| Nun, ich denke, deine Meinung in angemessener S / H-Schaltung mindestens
Skalierung der Eingabe nur reduziert das Signal Schaukel, dh Dynamik, ist dieser Effekt vernachlässigbar
warten andere Meinung |
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qslazio
Beitritt: 23. Mai 2004
Beiträge: 194
Geholfen: 9
| 27. März 2007 15:49 wie MOS quantifizieren Schalter S / H lineare Regelung für ADC-Fehler? | | |
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| Gibt es jemand kann mir helfen? Bitte geben Sie Ihren Kommentar.
Nochmals vielen Dank! |
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maxwellequ
Beitritt: 27. Juni 2001
Beiträge: 185
Geholfen: 11
| 27. März 2007 19:07 Re: wie MOS quantifizieren Schalter S / H linear Fehler bei der Abrechnung | | |
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| Sehr geehrte qslazio,
Was du sagst, ist wahr, wenn die Probenahme-Kondensatoren im Laderaum Phase des S / H, die wahrscheinlich Ihr Fall eingeleitet werden (wenn der vorherige Wert der Stichprobe in den Kondensatoren gespeichert blieb dann ein Tiefpassfilter Merkmal haben würde, aber immer noch keine Verzerrung).
Das Problem ist, dass die Effekte, die Sie wollen, dass sind zu ignorieren (nicht-lineare Schalterwiderstand, nicht-lineare parasitären Kapazitäten der Schalter-Transistoren, die auch aufgeladen werden muss) wird dieser "Fehler gewinnen transform" in Nicht-Linearität .... Also, am Ende ist die am besten zu einem "vollständigen" Abwicklung zu gewährleisten (dh unerhebliche Unterschiede zwischen realen und idealen Abtastwert).
Grüße.
PS: Wenn Sie zum Beispiel davon aus, dass die Ansiedlung der S / H-Verstärker linear ist, dann wäre nicht zu einem "vollständigen Abwicklung zu gewährleisten", denn wieder, würden Sie nur eine Fehlermeldung erhalten haben. Das Problem ist, um sicherzustellen, dass der Verstärker eine lineare Regelung hat ..... |
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Btrend
Beitritt: 26. Dezember 2003
Beiträge: 424
Geholfen: 55
| 28. März 2007 10:33 Re: wie MOS quantifizieren Schalter S / H linear Fehler bei der Abrechnung | | |
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| | qslazio schrieb: | Dank für die Antwort.
Aber ich bin davon nur lineare Regelung Fehler nur skaliert die Eingabe ohne Rauschen, habe ich recht? Wenn dies richtig ist, wird nur von SNR 20 * log Tropfen (0,99) ≈ 0.0873dB (davon 1% linear Beilegung Fehler), dürfte dieser Fehler zu vernachlässigen sein. |
Meiner Meinung nach,
1. wenn 1% linear Beilegung Fehler besteht darin, allen Ebenen des Eingangssignals angewendet, dann werden diese Fehler sind Signal depent: ΔVmax = Vin_max * exp (-t / τ) = Vin_max * 0,01 = (2 ^ N) VLSB * 0,01
Das bedeutet ur Rauschen wird größer sein, wenn Eingangsamplitude größer ist.
2. wenn 1% linear Beilegung Fehler besteht darin, 1LSB angewendet, dann werden diese Fehler konstant
ΔV = Vin * exp (-t / τ) = VLSB * 0,01
3. wenn (1) wahr ist, dann ur SNR wird durch N * 0,303 0,09 abbauen dB THD auch schlechter sein wird
4. wenn (2) wahr ist, dann ur SNR wird durch 0.09dB erniedrigen, als u erklärt hatte, |
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